안녕하세요? 고객님, 저희 뉴티씨제품을 이용하여주셔서 감사합니다. 온라인강의에가시면 avr강의가 있고 거기서 엔코더 DC모터 제어로 검색해보세요. 그 강의를 읽어보면 해답이 있을겁니다. 1k옴 정도로 풀업해서봐야합니다. 감사합니다. > > > 질문 > 1. 홀센서 vcc를 5v를 줬습니다. 근데 출력을 오실로스코프로 찍어보니까 200mV정도 밖에 나오질 않습니다. 따로 회로를 만들어야 하는건가요? > > 2. 200mV가 출력된다고 질문 드렸는데 그거조차 노이즈가 발생합니다. 모터를 두개 샀는데 두개 다 똑같은 파형이 나오네요. 무슨 문제인지 질문드립니다. > > 3. 무슨 홀센서를 쓰는지 홀센서의 이름을 알 수 있을까요? > > ps) 따로 모듈을 살 생각은 없습니다. >

안녕하세요? 고객님, 저희 뉴티씨제품을 이용하여주셔서 감사합니다. 현재 케이블 및 만드신 led모듈의 회로가 맞는다고 가정하면, 그대로도 동작은 될터인데, 다만, led의 순서가 이상하게 켜질것같네요. 왜냐하면 데이터 핀번호가 꼬였으니까요. Vcc옆의 일렬 데이터핀들을 대칭으로 바꾸어야하고 GND옆도 데이터핀들을 대칭으로 바꿔야겠는데, 말로하긴 어렵네요. 그것보다는 케이블부터 다시 정상적으로 만드는것을 추천합니다. 케이블은 일반적으로 회색선들중 빨간선이 1번입니다. 감사합니다. > > > 질문 내용이 잘 전달되지 않았다고 하여 재질문 올립니다. > > 첨부파일에 사진을 참고해주시고 > > 현재 제가 가지고있는 LED모듈의 핀번호를 어떻게 변경해야 할지좀 가르쳐 주세요 >

안녕하세요? 고객님, 파일내부의 질문이 무슨말인지 의미 전달이 잘 되지 않습니다. 하지만, 올려주신 그림 중 왼쪽 그림은 위에서 커넥터를 봤을 때가 맞구요. 0번이라고 쓰신 부분이 D0, 1번이 D1 이런식으로 연결하시면 됩니다. 감사합니다. > > > AB-M128-B개발보드에 연결한 LED 보드를 직접 만들어보고자 하는데 AB-M128-B개발보드와 연결하기 위한 핀번호 설정을 어떻게 해야할지 몰라 문의합니다. >

안녕하세요? 고객님, 저희 뉴티씨 제품을 이용하여 주셔서 감사합니다. 요즘에는 AVR Studio V4.19 + AVR Tool Chain 또는 AVR Studio V6.2를 많이 이용합니다. 본사의 예제가 현재 대부분 AVR Studio V4.19 + AVR Tool Chain 으로 문제없이 동작합니다. - 아래 - http://www.newtc.co.kr/dpshop/bbs/board.php?bo_table=m41&wr_id=1030&page=0 그것으로 깔아서 해 보세요. 예제 printf.mak는 첨부하였구요. make파일의 프로젝트 명과 TARGET 이름을, TARGET = printf 즉, 이 파일에서는 여기서의 printf를 프로젝트 명으로 일치시켜야 합니다. 프로젝트 명이 바뀌면 이 이름도 바뀌는 것입니다. 감사합니다. > > > AVR Studio + WINAVR 환경에서 작업하려고 하는데 에러가 발생해 확인해 보니 Makefile... 관련된 내용인거 같은데 > > 홈페이지 온라인강의 (AVR) 검색 해본바로는 Makefile이 필요한거 같은데 해당 홈페이지에서 > > 128예제를 다운로드하면 있다고 하는데 128예제를 찾기 못하겠네요 >

안녕하세요? 고객님, 저희 뉴티씨 제품을 이용하여 주셔서 감사합니다. 질문에 답을 드리겠습니다. > 안녕하세요 > FB-CY6-DEV 사용자입니다. > 현재 위의 보드와 웅보출판사의 디지털회로설계로 실습을 하고 있는데, > 질문사항이 있어 질문 드리겠읍니다. > Pin 배치도를 캡쳐해서 파일첨부해 드립니다. > 모터는 뉴티시사이트에서 구매한 DC모터입니다. > > 우선 모터를 12V, 5V단자 중에서 어느 단자에 끼워야 합니까? > 저의 경우는 12V단자에 끼웠읍니다. ==> SE-DM 모터라면 모터 자체가 5V용입니다. 따라서, 모터용 전원을 5V 쪽에 꽂아 주세요. 12V에 꽂을 경우, 경우에 따라서 모터가 타서 망가질 수도 있습니다. > 그리고 DIP switch를 이용한 모터 방향 제어의 경우에, > 보드의 회로자체를 변경해야 됩니까? ==> 사실, 해당 교재 내용은 고등학교 교과서라서 특정 회사를 언급할 수 없으므로, 언급하지 않았지만, FB-CY6-DEV 에 보면, 오른쪽 아래쪽에 있는 딥스위치가 그것입니다. 그것을 그냥 쓰시면 됩니다. 또한, FB-CY6-DEV 보드의 오른쪽에 있는 PORTC를 보시면, PC[2] PC[1] PC[1]이 바로 dc_motor[2] dc_motor[1], dc_motor[0]로 연결하여 쓴 부분입니다. 여기에 회로를 구성하여 붙이시거나, 또는 본사의 AM-DC2-2D를 붙이셔도 됩니다. 다만, 이 경우, 소스에서 Enable 핀을 0으로 해야 동작하는 부분이 달라지게 됨을 유의하시기 바랍니다. 또한, 핀도 10핀 케이블로 붙이게 되면 약간 변경되게 됩니다. 이 부분 핀어사인이 되어야 겠습니다. Enable 핀은 한군데 쇼트로 물려서 그냥 하나로 함께 쓰셔도 무방합니다. > 그리고, motor 실습시에 ROM에 다운로드해서 리셋 시켜야 합니까? > 아니면, FPGA에 직접 다운로드해도 정상작동 합니까? ==> USB Blaster를 JTAG 포트에 꽂아쓰실 경우는 JTAG으로 다운로드 하시면 동작합니다. Active Serial 포트에 꽂아쓰실 경우는 다운로드 후, USB Blaster를 빼셔야 리셋되면서, 동작합니다. > dc_motor에 어떤 값을 넣어도 정회전만 하고 정지나 역회전은 안됩니다. ==> 우선, 하드웨어 테스트가 먼저 필요한 것 같습니다. 혹시 모터에 이상이 생긴 것은 아닌지, 모터자체에 5V를 거꾸로도 넣어보고, 바로도 넣어보고 해 보세요. 그렇게 해서 이상이 없다면, 혹시 모터 제어기인 74LS245의 입력인 2번과 3번핀에 각각 1과 0을 그리고, 0과1을 넣어보셔서, 반대로 돌아가는 지 확인하여 주세요. 물론, 이 때, 4번에는 1을 넣어 주셔야 하고, 19번에는 0을, 1번에는 1을 넣어 주세요. > 소스코드와 컴파일 메세지를 아래에 붙이오니 조언 부탁 드립니다. ==> dc_motor[1]과 dc_motor[0]의 값을 10에서 01로 변경하시면 방향이 반대로 돌아갑니다. 즉, 현재 dc_motor <==3'b110; 이것을 dc_motor <==3'b101; 로 변경하시면 리셋후 반대로 돌아갑니다. 감사합니다. > > 아래의 소스코드는 PAGE159에서 정방향 모터 제어 실습입니다. > > module page159_lee(clk, reset, dc_motor, portc_ready); > > input clk, reset; > > output [2:0] dc_motor; > output [1:0] portc_ready; > > reg [2:0] dc_motor; > reg [1:0] portc_ready; > > > always@(posedge clk) > > if(!reset) > portc_ready <= 2'b00; > else > portc_ready <= 2'b01; > > always@(posedge clk) > > if(!reset) > dc_motor <= 3'b000; > else > dc_motor <= 3'b100; > endmodule > > > > > > > Info: ******************************************************************* > Info: Running Quartus II Analysis & Synthesis > Info: Version 11.0 Build 157 04/27/2011 SJ Web Edition > Info: Processing started: Wed Jul 01 03:05:03 2015 > Info: Command: quartus_map --read_settings_files=on --write_settings_files=off page159_lee -c page159_lee > Warning: Parallel compilation is not licensed and has been disabled > Info: Found 1 design units, including 1 entities, in source file //vmware-host/shared folders/my passport/fpga_project/page159/page159_lee.v > Info: Found entity 1: page159_lee > Info: Elaborating entity "page159_lee" for the top level hierarchy > Warning: Output pins are stuck at VCC or GND > Warning (13410): Pin "dc_motor[0]" is stuck at GND > Warning (13410): Pin "dc_motor[1]" is stuck at GND > Warning (13410): Pin "portc_ready[1]" is stuck at GND > Info: Generating hard_block partition "hard_block:auto_generated_inst" > Info: Implemented 9 device resources after synthesis - the final resource count might be different > Info: Implemented 2 input pins > Info: Implemented 5 output pins > Info: Implemented 2 logic cells > Info: Quartus II Analysis & Synthesis was successful. 0 errors, 5 warnings > Info: Peak virtual memory: 250 megabytes > Info: Processing ended: Wed Jul 01 03:05:04 2015 > Info: Elapsed time: 00:00:01 > Info: Total CPU time (on all processors): 00:00:01 > Info: ******************************************************************* > Info: Running Quartus II Fitter > Info: Version 11.0 Build 157 04/27/2011 SJ Web Edition > Info: Processing started: Wed Jul 01 03:05:05 2015 > Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off page159_lee -c page159_lee > Warning: Parallel compilation is not licensed and has been disabled > Info: Selected device EP1C6Q240C8 for design "page159_lee" > Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time > Warning: Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature. > Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices > Info: Device EP1C12Q240C8 is compatible > Info: Fitter converted 2 user pins into dedicated programming pins > Info: Pin ~nCSO~ is reserved at location 24 > Info: Pin ~ASDO~ is reserved at location 37 > Info: Timing-driven compilation is using the TimeQuest Timing Analyzer > Critical Warning: Synopsys Design Constraints File file not found: 'page159_lee.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design. > Info: No user constrained base clocks found in the design > Info: Timing requirements not specified -- quality metrics such as performance may be sacrificed to reduce compilation time. > Info: Completed User Assigned Global Signals Promotion Operation > Info: DQS I/O pins require 0 global routing resources > Info: Automatically promoted signal "clk" to use Global clock in PIN 28 > Info: Completed Auto Global Promotion Operation > Info: Starting register packing > Info: Fitter is using Normal packing mode for logic elements with Auto setting for Auto Packed Registers logic option > Info: Finished moving registers into I/O cells, LUTs, and RAM blocks > Info: Finished register packing > Info: Fitter preparation operations ending: elapsed time is 00:00:00 > Info: Fitter placement preparation operations beginning > Info: Fitter placement preparation operations ending: elapsed time is 00:00:00 > Info: Fitter placement operations beginning > Info: Fitter placement was successful > Info: Fitter placement operations ending: elapsed time is 00:00:00 > Info: Fitter routing operations beginning > Info: Router estimated average interconnect usage is 0% of the available device resources > Info: Router estimated peak interconnect usage is 0% of the available device resources in the region that extends from location X24_Y0 to location X35_Y10 > Info: Fitter routing operations ending: elapsed time is 00:00:00 > Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time. > Info: Optimizations that may affect the design's routability were skipped > Info: Optimizations that may affect the design's timing were skipped > Info: Completed Fixed Delay Chain Operation > Info: Started post-fitting delay annotation > Info: Delay annotation completed successfully > Info: Completed Auto Delay Chain Operation > Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'. > Info: Quartus II Fitter was successful. 0 errors, 4 warnings > Info: Peak virtual memory: 290 megabytes > Info: Processing ended: Wed Jul 01 03:05:07 2015 > Info: Elapsed time: 00:00:02 > Info: Total CPU time (on all processors): 00:00:02 > Info: ******************************************************************* > Info: Running Quartus II Assembler > Info: Version 11.0 Build 157 04/27/2011 SJ Web Edition > Info: Processing started: Wed Jul 01 03:05:09 2015 > Info: Command: quartus_asm --read_settings_files=off --write_settings_files=off page159_lee -c page159_lee > Info: ******************************************************************* > Info: Running Quartus II TimeQuest Timing Analyzer > Info: Version 11.0 Build 157 04/27/2011 SJ Web Edition > Info: Processing started: Wed Jul 01 03:05:09 2015 > Info: Command: quartus_sta page159_lee -c page159_lee > Info: qsta_default_script.tcl version: #1 > Warning: Parallel compilation is not licensed and has been disabled > Critical Warning: Synopsys Design Constraints File file not found: 'page159_lee.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design. > Info: No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0" > Info: Deriving Clocks > Info: create_clock -period 1.000 -name clk clk > Info: No fmax paths to report > Info: No Setup paths to report > Info: No Hold paths to report > Info: No Recovery paths to report > Info: No Removal paths to report > Critical Warning: Timing requirements not met > Info: Worst-case minimum pulse width slack is -1.583 > Info: Slack End Point TNS Clock > Info: ========= ============= ===================== > Info: -1.583 -6.855 clk > Info: The selected device family is not supported by the report_metastability command. > Info: Design is not fully constrained for setup requirements > Info: Design is not fully constrained for hold requirements > Info: Assembler is generating device programming files > Info: Quartus II TimeQuest Timing Analyzer was successful. 0 errors, 3 warnings > Info: Peak virtual memory: 220 megabytes > Info: Processing ended: Wed Jul 01 03:05:10 2015 > Info: Elapsed time: 00:00:01 > Info: Total CPU time (on all processors): 00:00:01 > Info: Quartus II Assembler was successful. 0 errors, 0 warnings > Info: Peak virtual memory: 231 megabytes > Info: Processing ended: Wed Jul 01 03:05:10 2015 > Info: Elapsed time: 00:00:01 > Info: Total CPU time (on all processors): 00:00:01 > Warning: Skipped module PowerPlay Power Analyzer due to the assignment FLOW_ENABLE_POWER_ANALYZER > Info: Quartus II Full Compilation was successful. 0 errors, 13 warnings >

안녕하세요? 고객님, 저희 뉴티씨 제품을 이용하여 주셔서 감사합니다. 89S52는 JTAG 포트가 없습니다. 또한, USBISP는 용도가 원래 Writing 전용으로, 디버깅을 할 때 쓰는 JTAG과는 다른장비입니다. 다만, 고객님이 구입하신 본사 제품은 USB to UART 기능 도 지원하고 있습니다. 이를 통하여, 간혹 예전에는 JTAG이 없는 8051의 경우 MCU내부에서 자체적으로 레지스터나 변수 값을 읽은 후 printf 등으로 UART 출력을 하여, 디버깅을 한 경우들도 있어서 그 부분을 생각하시거나 보신 것 같습니다. 감사합니다. > > > 수고하십니다. > 몇일전에 구매한 USBISP가 도착을하여 설치를하고 보니 > AT89S52는 라이팅만되고 디버그는 않되는것 같습니다만, > 확인 부탁 드립니다. >

안녕하세요? 고객님, 이 경우는 제품불량이 의심되어 본사에서 직접 테스트 하여 수정하여야 합니다. 본사로 보내주시면, 테스트 후, A/S가 필요합니다. 불편하시더라도 수정을 위하여 본사로 보내주시거나 방문하여 주시기 바랍니다. 감사합니다. > > > 현재 저희집 컴퓨터가 64비트 운영체제여서 64비트용으로 드라이버를 설치했습니다. > > 문제해결을 하기위해 어떻게 해야하나요?? >

안녕하세요? 고객님, 저희 뉴티씨 제품을 이용하여 주셔서 감사합니다. 혹시 가지고 계신 PC의 OS가 64비트는 아니신지요? Windows키 + Pause 키를 동시에 누르시면, 시스템 쪽에 보면, 시스템 종류가 32비트 운영체제인지, 64비트 운영체제인지 확인하시고, 64비트이시면 x64 쪽 드라이버를 설치하셔야 합니다. 마찬가지로 32비트면 x86쪽 드라이버를 설치하셔야 합니다. 현재는 x64를 설치하신 것이 64비트 운영체제라서 그렇게 하신 것이 맞나요? 확인하시고, 다시 올려 주세요. 감사합니다. > > > AD-USBISP-S 를 구매후 드라이버를 설치하였지만 설치시 매뉴얼과 같은 화면이 나타나지 않아 문의 드립니다. > > 첨부파일 참고해주세요 또한 제가 이문제를 해결하려면 어떻게 해야하나요?? >

안녕하세요? 고객님, 저희 뉴티씨 제품을 이용하여 주셔서 감사합니다. 혹시 가지고 계신 PC의 OS가 64비트는 아니신지요? Windows키 + Pause 키를 동시에 누르시면, 시스템 쪽에 보면, 시스템 종류가 32비트 운영체제인지, 64비트 운영체제인지 확인하시고, 64비트이시면 x64 쪽 드라이버를 설치하셔야 합니다. 감사합니다. > > > AD-USBISP V03.6 제품을 약 2주 전에 구매 했었습니다. > 오늘 제품을 처음으로 개봉하여 PC에 드라이버를 설치하고 AD-USBISP를 연결 하였습니다. > =>CP210x_VCP_WindowsXPServer+2003Vista_W7W8+%28v6.6.1%29.zip > =>홈페이지 자료실에서 받았으며 XP로 32비트 설치 > > 장비를 연결하니 COM 포트로 잡히는 것이 아니고 > 범용 직렬 버스에 "알수 없는 장치"로 잡히고 있습니다. > 드라이버 업데이트를 해보았으나 정상적으로 인식이 안되고 있습니다. > 일하는 곳에 PC가 여러대 있어 3군데에 테스트해 보았으나 장비를 정상적으로 인식하는 PC가 없었습니다. > 이제 제가 장비 드라이버를 정상적으로 인식 시키려면 무엇을 해보면 될까 궁금합니다. >

안녕하세요? 고객님, 저희 뉴티씨 제품을 이용하여 주셔서 감사합니다. 어떤 제품을 사용하시는지 메인보드와 isp버전, 사용윈도우 버전 및 비트수, 컴파일러 종류및 버전, 전원인가상황 등 세부 상황과 usb to uart 드라이버 설치된 후 com포트 연결된 장치관리자 사진과 코드비전이면 isp설정포트 사짐 등을 함께올려주셔야합니다. 현재 정보만으론 정확히 알수가 없습니다. 컴포트 드라이버 설치나 설정 등이나 코드비전 버전 등의 체크가 우선 팔요해보입니다. 감사합니다. > > > b00000000을 b00000001 로 수정 하였지만 같은 에러가 나오네요 > > 이게 컴파일 에러가 아니고 소스상 에러 없는것 확인후 > > program the chip 버튼을 누르니 에러가 나오는건데 확인 좀 부탁드릴게요. >

안녕하세요? 고객님, 저희 뉴티씨 제품을 이용하여 주셔서 감사합니다. 프로그래머에서 인식을 해주기 위해서는 다음과 같은 과정을 거쳐야 합니다. 1. 인식한 COM 포트를 확인합니다. 2. Tools -> Add Target을 클릭합니다. 3. Select Tool 은 STK500을, Select Serial port 에는 해당하는 포트를 선택하고 Apply를 클릭합니다. 4. 다시 Device Programming 창을 여시면 해당하는 ISP가 등록되어 있을 것입니다. 이 방법은 COM 포트가 바뀔 때마다 다시 해주셔야 합니다. 감사합니다. > > > windows7 64비트에서 atmel studio 6.2를 설치했는데 > device 프로그래머에서 인식을 못하네요 > usb는 인식하는 아이콘이 뜨는데 64비트에서 사용할수 있는건가요? >

안녕하세요? 고객님, 저희 뉴티씨 제품을 이용하여 주셔서 감사합니다. 포트에 출력을 수행하려면 해당하는 비트에 1을 기록해 주셔야 합니다. 소스 코드를 수정하시고 다시 한 번 시도해 보시기 바랍니다. (0b00000000 을 0b00000001 로 수정해 보세요.) 감사합니다. > > > 포트문제 해결했고 컴파일도 된거 같은데 무슨 문제 인지 확인이 안됩니다. > > 이렇게 하면 키트상의 노란 PG LED에 등이 들어오는것 아니에요?? > > 그런데 제목과 같은 에러가 나오네요. > > 키트는 AB-M128pro A v03입니다. >

안녕하세요? 고객님, 저희 뉴티씨 제품을 이용하여 주셔서 감사합니다. 해당 제품은 Windows 8.1에서 사용 가능합니다. AD-USBISP V03.6은 ISP 선과 UART 선을 동시에 연결할 경우, 정상적으로 UART 통신이 수행되지 않습니다. 이 부분을 점검해보시고 이상이 있으실 경우, 다음 페이지에 접속하여 (Windows XP/Server 2003/Vista/7/8/8.1 (v6.7) ) 드라이버를 내려받아 새로 설치하신 뒤, 통신을 다시 시도해 보시기 바랍니다. https://www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx 회사로 A/S 를 보내주시기 바랍니다. 감사합니다. > > > AVR용 USB-ISP V03.6 제품이 Window8.1 K with Bing 버전에서는 사용이 불가능한가요? > > Window 8.1 드라이버를 설치해봤는데 UART통신이 되지않아 이렇게 문의드립니다. >

안녕하세요? 고객님, 저희 뉴티씨 제품을 이용하여 주셔서 감사합니다. 입금은 확인되었으며, 현재 입금 정보를 처리하는 중입니다. 또한 제품은 오늘 배송될 것이며, 빠르면 내일, 늦어도 2~3일 뒤에는 받으실 수 있습니다. 운송장 번호가 제공되니 참조하시기 바랍니다. 감사합니다. > > > 금일 아침에 제품주문후 입금을 했는데 아직 입금확인이 안된것 같습니다. > > 또한 제품은 언제쯤 받을수 있나요? >

안녕하세요? 고객님, 저희 뉴티씨 제품을 이용하여 주셔서 감사합니다. 문의 주신 내용만으로는 모듈 및 보드 등에 관한 정확한 정보가 없어 처리가 불가능합니다. 또한, 해당 소스에는 dc_motor와 portc_ready 값에 따라 달라지는 것에 관한 내용이 전혀 없으므로 다른 모든 조건이 맞더라도 변하지 않는것이 당연합니다. 체크해야할 부분이 이 외에도 많으니, 사용모듈 및 연결도 등 보다 자세히 올려주시기 바랍니다. 이 부분에 대한 정보를 다시 올려주시길 부탁드립니다. 감사합니다. > > > 안녕하세요 > dc_motor에 어떤 값을 넣어도 정회전만 하고 정지나 역회전은 안됩니다. > 소스코드와 컴파일 메세지를 아래에 붙이오니 조언 부탁 드립니다. > 아울러 혹시라도 디지털회로설계의 VHDL 코드를 구할 수 있을까요? > > > module page159_lee(clk, reset, dc_motor, portc_ready); > > input clk, reset; > > output [2:0] dc_motor; > output [1:0] portc_ready; > > reg [2:0] dc_motor; > reg [1:0] portc_ready; > > > always@(posedge clk) > > if(!reset) > portc_ready <= 2'b00; > else > portc_ready <= 2'b01; > > always@(posedge clk) > > if(!reset) > dc_motor <= 3'b000; > else > dc_motor <= 3'b100; > endmodule > > > > > > > Info: ******************************************************************* > Info: Running Quartus II Analysis & Synthesis > Info: Version 11.0 Build 157 04/27/2011 SJ Web Edition > Info: Processing started: Wed Jul 01 03:05:03 2015 > Info: Command: quartus_map --read_settings_files=on --write_settings_files=off page159_lee -c page159_lee > Warning: Parallel compilation is not licensed and has been disabled > Info: Found 1 design units, including 1 entities, in source file //vmware-host/shared folders/my passport/fpga_project/page159/page159_lee.v > Info: Found entity 1: page159_lee > Info: Elaborating entity "page159_lee" for the top level hierarchy > Warning: Output pins are stuck at VCC or GND > Warning (13410): Pin "dc_motor[0]" is stuck at GND > Warning (13410): Pin "dc_motor[1]" is stuck at GND > Warning (13410): Pin "portc_ready[1]" is stuck at GND > Info: Generating hard_block partition "hard_block:auto_generated_inst" > Info: Implemented 9 device resources after synthesis - the final resource count might be different > Info: Implemented 2 input pins > Info: Implemented 5 output pins > Info: Implemented 2 logic cells > Info: Quartus II Analysis & Synthesis was successful. 0 errors, 5 warnings > Info: Peak virtual memory: 250 megabytes > Info: Processing ended: Wed Jul 01 03:05:04 2015 > Info: Elapsed time: 00:00:01 > Info: Total CPU time (on all processors): 00:00:01 > Info: ******************************************************************* > Info: Running Quartus II Fitter > Info: Version 11.0 Build 157 04/27/2011 SJ Web Edition > Info: Processing started: Wed Jul 01 03:05:05 2015 > Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off page159_lee -c page159_lee > Warning: Parallel compilation is not licensed and has been disabled > Info: Selected device EP1C6Q240C8 for design "page159_lee" > Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time > Warning: Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature. > Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices > Info: Device EP1C12Q240C8 is compatible > Info: Fitter converted 2 user pins into dedicated programming pins > Info: Pin ~nCSO~ is reserved at location 24 > Info: Pin ~ASDO~ is reserved at location 37 > Info: Timing-driven compilation is using the TimeQuest Timing Analyzer > Critical Warning: Synopsys Design Constraints File file not found: 'page159_lee.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design. > Info: No user constrained base clocks found in the design > Info: Timing requirements not specified -- quality metrics such as performance may be sacrificed to reduce compilation time. > Info: Completed User Assigned Global Signals Promotion Operation > Info: DQS I/O pins require 0 global routing resources > Info: Automatically promoted signal "clk" to use Global clock in PIN 28 > Info: Completed Auto Global Promotion Operation > Info: Starting register packing > Info: Fitter is using Normal packing mode for logic elements with Auto setting for Auto Packed Registers logic option > Info: Finished moving registers into I/O cells, LUTs, and RAM blocks > Info: Finished register packing > Info: Fitter preparation operations ending: elapsed time is 00:00:00 > Info: Fitter placement preparation operations beginning > Info: Fitter placement preparation operations ending: elapsed time is 00:00:00 > Info: Fitter placement operations beginning > Info: Fitter placement was successful > Info: Fitter placement operations ending: elapsed time is 00:00:00 > Info: Fitter routing operations beginning > Info: Router estimated average interconnect usage is 0% of the available device resources > Info: Router estimated peak interconnect usage is 0% of the available device resources in the region that extends from location X24_Y0 to location X35_Y10 > Info: Fitter routing operations ending: elapsed time is 00:00:00 > Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time. > Info: Optimizations that may affect the design's routability were skipped > Info: Optimizations that may affect the design's timing were skipped > Info: Completed Fixed Delay Chain Operation > Info: Started post-fitting delay annotation > Info: Delay annotation completed successfully > Info: Completed Auto Delay Chain Operation > Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'. > Info: Quartus II Fitter was successful. 0 errors, 4 warnings > Info: Peak virtual memory: 290 megabytes > Info: Processing ended: Wed Jul 01 03:05:07 2015 > Info: Elapsed time: 00:00:02 > Info: Total CPU time (on all processors): 00:00:02 > Info: ******************************************************************* > Info: Running Quartus II Assembler > Info: Version 11.0 Build 157 04/27/2011 SJ Web Edition > Info: Processing started: Wed Jul 01 03:05:09 2015 > Info: Command: quartus_asm --read_settings_files=off --write_settings_files=off page159_lee -c page159_lee > Info: ******************************************************************* > Info: Running Quartus II TimeQuest Timing Analyzer > Info: Version 11.0 Build 157 04/27/2011 SJ Web Edition > Info: Processing started: Wed Jul 01 03:05:09 2015 > Info: Command: quartus_sta page159_lee -c page159_lee > Info: qsta_default_script.tcl version: #1 > Warning: Parallel compilation is not licensed and has been disabled > Critical Warning: Synopsys Design Constraints File file not found: 'page159_lee.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design. > Info: No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0" > Info: Deriving Clocks > Info: create_clock -period 1.000 -name clk clk > Info: No fmax paths to report > Info: No Setup paths to report > Info: No Hold paths to report > Info: No Recovery paths to report > Info: No Removal paths to report > Critical Warning: Timing requirements not met > Info: Worst-case minimum pulse width slack is -1.583 > Info: Slack End Point TNS Clock > Info: ========= ============= ===================== > Info: -1.583 -6.855 clk > Info: The selected device family is not supported by the report_metastability command. > Info: Design is not fully constrained for setup requirements > Info: Design is not fully constrained for hold requirements > Info: Assembler is generating device programming files > Info: Quartus II TimeQuest Timing Analyzer was successful. 0 errors, 3 warnings > Info: Peak virtual memory: 220 megabytes > Info: Processing ended: Wed Jul 01 03:05:10 2015 > Info: Elapsed time: 00:00:01 > Info: Total CPU time (on all processors): 00:00:01 > Info: Quartus II Assembler was successful. 0 errors, 0 warnings > Info: Peak virtual memory: 231 megabytes > Info: Processing ended: Wed Jul 01 03:05:10 2015 > Info: Elapsed time: 00:00:01 > Info: Total CPU time (on all processors): 00:00:01 > Warning: Skipped module PowerPlay Power Analyzer due to the assignment FLOW_ENABLE_POWER_ANALYZER > Info: Quartus II Full Compilation was successful. 0 errors, 13 warnings >